比如存储芯片分dram，NAND Flash；就从DRAM说吧，现在常用的DDR SDRAM，按照DFMEA七步法开始：
第一步，规划和准备，确定团队和技术规格参数；第二步，结构分析，利用结构树将DDR分成DRAM颗粒、PHY以及控制器三个模块（第一层），将PHY模块再分（第二层），其中有一个PLL时钟模块（第三层），这里选择PLL时钟模块作为我们的“关注要素”，PLL时钟模块的下一级分为鉴相器 (PD)、电荷泵 (CP)、环路滤波器 (LF)、压控振荡器 (VCO)、分频器；第三步，功能分析，PLL时钟模块的功能是接收外部参考时钟，倍频输出基准时钟；鉴相器比对输入时钟与反馈时钟相位；电荷泵输出充放电电流；环路滤波器滤除高频噪声；压控震荡器输出高频时钟（DDR 主时钟tCK）；分频器配置倍频 / 分频系数，输出目标频率；第四步，失效分析，关注要素“PLL时钟模块”的失效模式为时钟抖动、频率偏移、失锁，先分析“鉴相器”，它的失效模式是相位比对异常、输出误差信号畸变，失效影响为 PLL 环路跟踪异常， 时钟周期性抖动增大，最终导致DDR读写数据误码；潜在原因是器件工艺偏差、晶体管失配，工作温度超出额定范围，特性漂移。第五步，风险分析，S（严重度），读写数据误码属于功能失效，取值8，O（频度），要看技术是否成熟，是否有相关经验，这里暂时取值6，D（探测度），仿真能提前发现，但流片后可能会有影响，需要专用测试仪器设备去检测，所以这里取值6，所以该失效链路的措施优先级（AP）为M（中）；第六步，优化，确定降低风险的措施，并实施；这里的措施是版图做对称布局，减小相位死区；增加电路冗余设计，提升工艺容差，措施得到有效性确认后，更新SOD，适时更新DFMEA；第七步，输出FMEA报告~:lol wapjj102205 发表于 2026-5-27 16:55
储存芯片，功率芯片，信号处理芯片，还是CPU?每类芯片的DFMEA相差很多，没啥参考价值~
比如存储芯片分dram ...
谢谢 {:1_180:}{:1_180:}{:1_180:}谢谢分享
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